ハイブリッド2D

Jul 07, 2023

Nature volume 618、pages 57–62 (2023)この記事を引用

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メトリクスの詳細

二次元 (2D) 材料の優れた電子特性を利用して高度な電子回路を製造することは、半導体産業の主要な目標です 1,2。 しかし、この分野の研究のほとんどは、機能しない SiO2-Si 基板上の孤立した大型 (1 µm2 以上) デバイスの製造と特性評価に限定されてきました。 いくつかの研究では、単層グラフェンを大面積（500 µm2 以上）の相互接続 3 として、また大型トランジスタ（約 16.5 µm2）のチャネルとしてシリコン マイクロチップ上に集積しました（参考文献 4、5）が、いずれの場合も集積密度は低かったです。では、計算は実証されておらず、転写中の自然なピンホールや亀裂によりばらつきが増大し、歩留まりが低下するため、単層 2D 材料の操作は困難でした。 ここでは、メモリスティブ アプリケーション向けの高集積密度 2D-CMOS ハイブリッド マイクロチップの製造について紹介します。CMOS は相補型金属酸化膜半導体の略です。 多層六方晶窒化ホウ素のシートを、180 nm ノードの CMOS トランジスタを含むシリコン マイクロチップのバックエンド オブ ライン相互接続上に転写し、上部電極と相互接続をパターニングして回路を完成させます。 CMOS トランジスタは、六方晶系窒化ホウ素メモリスタにかかる電流に対して優れた制御を提供するため、0.053 µm2 という小さなメモリスタで約 500 万サイクルの耐久性を達成できます。 論理ゲートを構築することによってメモリ内計算を実証し、スパイク ニューラル ネットワークの実装に適したスパイク タイミング依存の可塑性信号を測定します。 達成された高性能と比較的高い技術準備レベルは、マイクロエレクトロニクス製品やメムリスティブ アプリケーションにおける 2D 材料の統合に向けた顕著な進歩を表しています。

当社の 2 cm × 2 cm シリコン マイクロチップは、Synopsys ソフトウェアを使用して設計され、工業用クリーン ルームで 180 nm CMOS テクノロジー ノードを使用して 200 mm シリコン ウェーハに製造されました (図 1a および拡張データ図 1)。 この研究で製造された回路は、1トランジスタ1メモリスタセルの5×5クロスバーアレイ（1T1M、図1b、cおよび補足図1）で構成されていますが、一部のスタンドアロンメモリスタとCMOSトランジスタは参考のために製造されました（補足図1）。図2）。 マイクロチップは、メモリスタをバックエンドオブライン (BEOL) 相互接続に統合するように設計されています。 つまり、それらは最新のメタライゼーション層 (ウェハの 4 番目) で終端されており、パッシベーションなしのままになっています。 したがって、工業用クリーンルームから取り出されるときにウェーハ上に酸化シリコンが自然に成長します（図1d）。これは簡単にエッチングしてタングステンビアを露出させることができます（図1eおよび補足図3）。 次に、化学気相成長（CVD）によってCu基板上に成長させた厚さ約18層の六方晶系窒化ホウ素（h-BN）のシート（つまり約6 nm）をマイクロチップ上に転写しました（図） . 1f) 低温プロセスを使用します (方法)。 最後に、コンタクトパッド上のh-BNをエッチングし、さまざまな材料（つまり、Au-Ti、Au、またはAg）で作られた上部電極をパターン化してh-BN上に堆積し、回路を完成させました（図1g） 。

a, CMOS 回路を含む 2 cm × 2 cm のマイクロチップの写真。 b、c、受け取ったとき（b）と製造後（c）の1T1 Mセルの5×5クロスバーアレイを含むマイクロチップの一部の光学顕微鏡画像。 正方形のパッドのサイズは 50 μm × 50 μm です。 d – f、受け取ったときのウェーハ上の5×5クロスバーアレイのビアの原子間力顕微鏡で収集されたトポグラフィマップ（d）、自然酸化物エッチング後（e）およびh-BNシートの転写後（f） ）。 g、完成した 1T1M の 5 × 5 クロスバー アレイの光学顕微鏡画像。つまり、h-BN 転写と上部電極の堆積後。 h、クロスバー アレイ内の 1T1M セルの高角度環状暗視野断面走査型透過電子顕微鏡画像。 20 nm × 16 nm の挿入図は、ビア上の Au-Ti-h-BN-W メモリスタの断面 TEM 画像を示しています。 h-BN の正しい層構造が確認できます。 スケールバー、d – f、10 μm。 g、25μm; h、600nm。